INF.08073.02 - Entwurf digitaler Schaltungen: Logiksynthese, Formale Verifikation und Fabrikationstest (Teil 2) (Vollständige Modulbeschreibung)

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MLU

INF.08073.02	5 CP
Modulbezeichnung	Entwurf digitaler Schaltungen: Logiksynthese, Formale Verifikation und Fabrikationstest (Teil 2)
Modulcode	INF.08073.02
Semester der erstmaligen Durchführung
Fachbereich/Institut	Institut für Informatik
Verwendet in Studiengängen / Semestern	Informatik (MA120 LP) (Master) > Informatik InformatikMA120, Akkreditierungsfassung gültig ab SoSe 2023 > Vertiefende Module der Vertiefungsrichtung `Technische Informatik und IT-Sicherheit`
Modulverantwortliche/r
Weitere verantwortliche Personen	Prof. Dr. Paul Molitor/Dr. Jörg Ritter
Teilnahmevoraussetzungen	Vertiefte Kenntnisse zu Binary Decision Diagrams (BDDs)
Kompetenzziele	Studierende sollen durch das Modul folgende Kompetenzen erwerben Sie kennen den Design Flow integrierter Schaltungen beginnend mit der Spezifikation der Hardware über die Formale Verifikation, die Synthese, die Testmustergenerierung bis hin zu den Maskendaten Sie kennen die grundlegenden Zielarchitekturen: Programmierbare Logische Felder (PLAs), Field-Programmable Gate-Arrays (FPGAs), Anwendungsspezifische integrierte Schaltungen (ASICs) mittels Gate-Arrays, vollständig kundenspezifische ASICs Sie wissen, wie die Synthese sequentieller Schaltungen auf die Synthese kombinatorischer Schaltungen zurückgeführt werden kann Sie kennen die grundlegenden Algorithmen und die in führenden kommerziellen Systemen zur logischen Synthese von zweistufigen kombinatorischen Schaltungen eingesetzten Heuristiken und können diese erläutern Sie kennen den zur Realisierung Boolescher Funktionen auf FPGAs eingesetzten Ansatz der funktionalen Dekomposition Boolescher Funktionen mit mehreren Ausgängen Sie kennen die während der Synthese von kombinatorischen Schaltungen ausnutzbaren Eigenschaften (Symmetrie, partielle Symmetrie) von Booleschen Funktionen und wissen, wie diese berechnet und ausgenutzt werden können. Sie kennen die während des Physical Designs eines ASICS durchzuführenden Schritte und (die) dazugehörige(n) Optimierungsprobleme
Modulinhalte	Design Flow integrierter Schaltungen Zielarchitekturen: PLAs, FPGAs, Gate-Arrays, vollständige kundenspezifische ASICs Algorithmen und Heuristiken zur Bestimmung der Symmetrieeigenschaften einer (partiell spezifizierten) Booleschen Funktion Ansätze und Heuristiken zur logischen Synthese zweistufiger Schaltungen Ansätze und Heuristiken zur logischen Synthese mehrstufiger Schaltungen Übersicht der während dem Physical Design von ASICs zu lösenden Optimierungsproblemen Vorstellung von Algorithmen und Heuristiken für ausgewählte Probleme aus dem Bereich des Physical Designs
Lehrveranstaltungsformen	Vorlesung (4 SWS) Kursus
Unterrichtsprachen	Deutsch, Englisch
Dauer in Semestern	1 Semester Semester
Angebotsrhythmus Modul	jedes Sommersemester
Aufnahmekapazität Modul	unbegrenzt
Prüfungsebene
Credit-Points	5 CP
Modulabschlussnote	LV 1: %; LV 2: %.
Faktor der Modulnote für die Endnote des Studiengangs	1
Hinweise	Vertiefendes Modul der Vertiefungsrichtung "Technische Informatik und IT-Sicherheit"

Modulveranstaltung	Lehrveranstaltungsform	Veranstaltungstitel	SWS	Workload selbstgestaltete Arbeit	Workload Summe
LV 1	Vorlesung	Vorlesung mit integrierten Übungen	4		0
LV 2	Kursus	Selbststudium: Bearbeiten der Übungsaufgaben und Prüfungsvorbereitung			0
Workload modulbezogen				150	150
Workload Modul insgesamt					150

Prüfung	Prüfungsvorleistung	Prüfungsform
LV 1
LV 2
Gesamtmodul	Aktive Mitarbeit in der Vorlesung und den Übungen	mündliche Prüfung
Wiederholungsprüfung

Regularien	Teilnahmevoraussetzungen	Angebotsrhythmus	Anwesenheitspflicht	Gewicht an Modulnote in %
LV 1		Sommersemester	Nein	%
LV 2		Sommersemester	Nein	%